《各報要聞》台積進軍3D封裝，日月光、矽品備戰

2013/10/07 07:35   《各報要聞》台積進軍3D封裝，日月光、矽品備戰

【時報-台北電】台積電(2330)上周在開放創新平台生態論壇（TSMC OIP Ecosystem Forum）上揭示新一代3
D IC封裝技術，將在未來幾年取代目前應用在ARM應用處理器及Mibile DRAM的封裝內建封裝（PoP）技術。

　　台積電跨足3D IC封裝市場，等於對封測大廠日月光(2311)、矽品(2325)下戰帖，封測雙雄也已整兵備戰
，投入3D IC研發及產線佈建。
　　台積電去年提出CoWoS封裝技術及參考設計流程後，一直對於將異質晶片整合在同一晶片的市場感到興趣
，尤其特別著墨在如何將邏輯晶片及DRAM整合為一。事實上，今年第2季，台積電已經針對穿透電晶體堆疊（
TTS）技術的Wide IO介面Mobile DRAM封裝技術，提供客戶完整的參考設計流程。

　　根據技術藍圖，台積電預計明年第4季將針對在CoWoS平台上，整合16奈米邏輯IC及高頻寬DRAM的封裝方
案提出新的參考設計流程，未來則會把此一技術應用在整合16奈米繪圖晶片及Wide IO 2介面DRAM的產品中。
由此來看，台積電對於高整合的系統封裝（SiP）市場有非常強大的企圖心。
　　事實上，台積電想要跨足先進封裝市場，與行動裝置的發展有很大的正相關。包括蘋果iPhone及三星Ga
laxy S等智慧型手機採用的ARM應用處理器，都利用封裝內建封裝（PoP）技術，跟Mobile DRAM整合在同一晶
片，台積電過去幾年爭取蘋果代工訂單未果，就是因為在封裝技術上缺乏明確的技術藍圖。
　　也因此，台積電上周論壇中揭示新一代3D IC封裝技術，包括利用直通矽晶穿孔（TSV）的垂直3D IC封裝
、利用矽中介層（Interposer）的多晶片封裝、以及扇出型晶圓尺寸封裝（Fan-Out WLP）等，在未來幾年取
代傳統的PoP封裝及多晶片覆晶封裝（Flip Chip MCM）等技術，更重要的是可以有效降低整體晶片生產成本
。
　　雖然台積電尚未大動作建立封裝產能，但業界傳出台積電已有興建自有封裝廠計畫。
　　對於台積電大動作搶進封測代工市場，日月光、矽品自然感到壓力，而封測雙雄也決定投入新一代系統
封裝技術研發，明年開始提供TSV或Fan-Out WLP等產能，以因應來自台積電的強大競爭壓力。（新聞來源：
工商時報─記者涂志豪／台北報導）



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資訊來源:時報資訊公司

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