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2013/09/17 15:35 《半導體》台積電推16奈米及3D IC參考流程
【時報記者沈培華台北報導】台積電（2330）今（17）日宣布，在開放創新平台（Open Innovation Platfo
rm, OIP）架構下成功推出三套全新經過矽晶驗證的參考流程，協助客戶實現16奈米FinFET系統單晶片（SoC
）與三維晶片堆疊封裝設計；電子設計自動化領導廠商與台積電已透過多種晶片測試載具，合作開發並完成
這些參考流程的驗證。
台積電全新的參考流程如下：（一）16FinFET數位參考流程提供完整的技術支援，協助解決後平面式（Po
st-Planar）晶片設計的挑戰，包括粹取（Extraction）、量化線距布局（Quantized Pitch Placement）、
低VDD電壓操作、電遷移、以及電源管理；（二）16FinFET客製化設計參考流程，提供包括類比、混合信號、
客製化數位與記憶體等電晶體級客製化設計與驗證；（三）三維積體電路（3D IC）參考流程，能夠克服以三
維堆疊方式進行垂直整合時所帶來的新挑戰。
台積電研究發展副總經理侯永清表示，這些參考流程讓設計人員能夠立即採用台積電的16FinFET製程技術
進行設計，並為發展穿透電晶體堆疊（Through Transistor Stacking, TTS）技術的三維積體電路鋪路。對
於台積電及其開放創新平台設計生態環境夥伴而言，及早並完整地提供客戶先進的矽晶片與生產技術，是一
項重大的里程碑。
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資訊來源:時報資訊公司
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